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上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山学院/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）：Synopsys Power Compile培训：即将开课，详情请咨询客服！

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质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

　　Synopsys Power Compile培训

培训方式以讲课和实验穿插进行

课程描述：

Course Objectives
1)　　 Acquire basic skill to analyze and optimize for power using Synopsys Power Complier

2)　　 Use prime Power to perform full—chip, accurate dynamic power analysis?

Course target
Design engineers who perform gate level power analysis?

Prerequisite?
You should have experience in the following areas:?

Understanding of digital IC design

Working knowledge of Design Complier

Knowledge of Verilog or VHDL Simulation

Experience with UNIX and text editor

Writing scripts using Tcl

Reading and lingking a gate—level netlist in PT or DC

Simulation of designs in Verilog or VHDL