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　　　　　数字集成电路前端设计培训班

课程目标

通过本课程的学习，使学员在掌握数字集成电路设计的基本要领，熟悉操作系统和硬件描述语言HDL,熟练使用逻辑综合仿真工具和仿真工具，并学会IC设计公司的团队分工与合作，相当于一年以上的数字电路设计水平和经验。

培养对象

  1.理工科背景，有志于数字集成电路设计工作的学生和转行人员；
  2.需要充电，提升技术水平和熟悉设计流程的在职人员；
  3.集成电路设计企业的员工内训。

入学要求

学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。

班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)

坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。

上课时间和地点

上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山学院/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）：数字集成电路前端：即将开课，详情请咨询客服！

实验设备

　    ☆资深工程师授课


        ☆注重质量
        ☆边讲边练
        ☆合格学员免费推荐工作

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        专注高端培训15年，曙海提供的证书得到本行业的广泛认可，学员的能力
        得到大家的认同，受到用人单位的广泛赞誉。

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师资团队

【赵老师】

大规模集成电路设计专家，10多年超大规模电路SOC芯片设计和版图设计经验，参与过DSP、GPU、DTV、WIFI、手机芯片、物联网芯片等芯片的研发。精通CMOS工艺流程、版图设计和布局布线，精通SOC芯片设计和版图设计的各种EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有丰富的SOC芯片设计、验证、DFT、PD、流片经验。
熟练掌握版图设计规则并进行验证及修改；熟练掌握Unix/Linux操作系统；熟悉CMOS设计规则、物理设计以及芯片的生产流程与封装。

【王老师】

资深IC工程师，十几年集成电路IC设计经验，精通chip的规划、数字layout、analog layout和特殊电路layout。先后主持和参与了近三百颗CHIP的设计与版图Layout工作,含MCU芯片、DSP芯片、LED芯片、视频芯片、GPU芯片、通信芯片、LCD芯片、网络芯片、手机芯片等等。
从事过DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多种制程analog&digital的电路IC设计，
熟练掌握1.8V，3.3V,5V,18V,25V，40V等各种高低压混合电路的IC设计。

【张老师】

从事数字集成电路设计10余年，精通CMOS工艺流程、版图设计和布局布线，精通VERILOG,VHDL语言，
擅长芯片前端设计和复杂项目实施的规划管理，其领导开发的芯片已成功应用于数个国际知名芯片厂商之产品中。丰富的芯片开发经验，对于现今主流工艺下的同步数字芯片设计技术和流程有良好把握。长期专注于内存控制器等产品的研发，拥有数颗规模超过百万门的数字芯片成功流片经验.

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最新优惠

◆在读学生凭学生证，可优惠500元。

质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

　　　　　 数字集成电路前端设计培训班

1. Unix/Linux操作系统使用
2. 文本编辑器VIM
3. 数字电路技术基础
4. 半导体电路和工艺基础
5. 数字逻辑设计
6. 数字集成电路设计流程
7. Verilog HDL硬件描述语言和电路设计技术与技巧
8. 电路验证技术以及Modelsim、VCS等验证工具的使用
9. ASIC和SOC设计导论
10. FPGA设计和验证初步
11.数字电路验证
1)验证平台的建立
2）功能测试
12.设计综合（synthesys）
13.扫描链生成
14.仿真测试
1）DFT
2)ATPG
15.静态时序分析(STA)
16.项目实战：
1）RTL coding
2)状态机中断处理
3）testbench 建立
4）Testcase创建
17.项目实战二：
1）RTL coding
2)通讯数据协议E1
3)异步电路处理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)综合和DFT
8)STA
18.数字前端全流程设计工具
19.相关工艺库文件IC技术
20. 逻辑综合初步以及SYNOPSYS DC等综合工具的使用
21. 可测性设计技术

重点讲解数字电路设计的综合技术的基本概念，综合流程和工程经验，使学员掌握基于synopsys DC的综合技巧。

内容包括：

综合机理的分析；组合电路和时序电路实现规则和实例分析；基于tcl综合的流程,优化处理和调试技术；综合处理与后端流程的联系；可综合代码技术；需深入研究的内容；LPC 接口模块综合实验

ASIC DFT技术

介绍可测试设计技术，使学员掌握基于Synopsys DFT 的可测性电路设计方法

内容包括：

背景分析；组合电路和时序电路的测试；可测试设计；需深入研究的内容；DFT compile 使用(基于TCL的可测试性设计流程)；LPC接口模块DFT实验

ASIC 静态时序分析技术

介绍静态时序分析技术；使学员掌握基于Synopsysy PrimeTime的静态时序分析技术。

内容包括：

背景分析；电路时序分析的基础内容；工具的使用；静态时序分析模式选择；注意事项及需深入研究的内容；LPC接口模块实验

一致性验证（Formal）技术介绍

介绍一致性验证技术，使学员了解基于Synopsys Formality 的一致性验证方法

内容包括：

背景分析；工具的使用介绍
22.形式验证技术。基于Formality的形式验证方法、基于匹配策略的形式验证技术、基于TCL的形式验证过程。

23、功耗控制技术。基于PrimePower的功耗分析技术，基于Power Compiler的时钟门控技术、基于数字单元库的功耗分析方法、基于TCL的功耗分析等多种功耗分析方法和时钟门控技术的实现。

24、LAYOUT设计流程。基于ASTRO的芯片Layout技术及基于SPEF反标提取的PostLayout相关数字流程，包含在PostLayout中的网表提取、参数提取、形式验证、静态实现验证、门级功能仿真、功耗分析，以及Layout验证（DRC、LVS）等技巧。

25、UWB项目开发过程中的各种电路优化手段。

26、UWB项目介绍。立项分析、实现方案的规划。

27、VLSI系统的设计方法学。时序分析法、基于Snopsys EDA Tools Chain实现的完整ASIC设计流程、数字设计库的介绍，分析、创建，及使用。

28、编码及仿真技巧。编码规范、RTL验证仿真技术、门级仿真技术。

29、ASIC设计流程的高级话题。例如跨时钟域信号的处理，同步抚慰电路设计及相关流程处理等设计技巧。
30. 项目设计实训:
大型实训项目一.Sigma-Delta小数分频器设计、验证与综合
大型实训项目二.DVI编码器/解码器设计、验证与综合