北京上海成都西安IC Physical Design（IC物理设计）

上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山学院/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
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        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

　　　　　　　　IC Physical Design

众所周知，深亚微米器件的整体尺寸和工作频率在近几年已经得到了很大的突破。但是IC工程师们在基于0.25um及以下工艺进行设计时，又不得不面临一个新的问题，即占据整体芯片延时80％的互连线延时。本课程就是介绍基于0.25um及以下工艺的数字IC设计流程和实现流程以及ASIC设计物理版图方面设计的技巧和方法。
IC设计和版图工程师们在使用0.25um及以下工艺进行设计时不得不考虑新的设计方法。无论是前端的逻辑设计、综合设计阶段还是后端物理版图实现，都要将目标集中在设计收敛上（例如工作频率，信号完整性和可制造性）。

适合对象：
ASIC 物理版图工程师，IC逻辑设计工程师，系统设计工程师，产品工程师，应用工程师，测试工程师，对IC设计和实现流程感兴趣的经理人，电子工程的在读学生和IC制造工程师。
内容如下：

Part I:? Introduction on IC Design & Implementation
IC Design & Implementation Introduction
CMOS VLSI Manufacture & layout Process
IC Design Rules & Standard Cells
Part II: Introduction to IC Physical Design
Data Preparation for Layout Design
Floor-Planning
Pre-Rout
Placement
Clock Implementation
Scan Chain Optimization
Routing
Layout Verification
Part III (1): Parasitic, STA & Timing-Driven Layout
RC Parasitic
Layout Parasitic Extraction
Delay Models
Part III (2): Parasitic, STA & Timing-Driven Layout
Introduction to Static Timing Analysis
Timing Driven Placement/Routing & Timing Closure
Signal Integrity and Design Closure
Seminar Wrap-Up
Part IV: Layout Design Labs by ApolloII Place & Rout Tool
Lab1: Data Preparation: Create cell, load Tech. File, ref. Libs.
Lab2: Floor-planning, Power Mesh & Pre-Rout
Lab3: Std. Cell Placement & Optimization, Clock Tree Synthesis
Lab4: Report Timing, Routing & Optimization, Parasitic Extraction