班级规模及环境--热线:4008699035 手机:15921673576( 微信同号) |
坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。 |
上课时间和地点 |
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班):即将开课,详情请咨询客服! |
实验设备 |
☆资深工程师授课
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
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质量保障 |
1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
课程大纲 |
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- Vivado Design Suite 静态时序分析和 Xilinx 设计约束
Vivado Design Suite 静态时序分析和 Xilinx 设计约束培训
Vivado Static Timing Analysis and Xilinx Design Constraints
Who Should Attend?
FPGA designers with intermediate knowledge of HDL and FPGA architecture, and some experience with the Xilinx Vivado Design Suite
- Course Outline
1
Review of Essentials of FPGA Design
Design Methodology Summary
FPGA Design Techniques
Accessing the Design Database
Lab 1: Vivado IDE Database
Static Timing Analysis and Clocks
Lab 2: Vivado Clocks
2
Inputs and Outputs
Lab 3: I/O Constraints
Timing Exceptions
Lab 4: Timing Exceptions
Synthesis Techniques
Appendix: Design Methodology
Appendix: HDL Coding Techniques
3
FPGA Design Methodology Checklist
FPGA Design Methodology
HDL Coding Techniques
Reset Methodology
Lab 5: Resets
Lab 6: SRL and DSP Inference
Synchronization Circuits and the Clock Interaction Report
Timing Closure
FPGA Design Methodology Case Study
Lab 7: Timing Closure and Design Conversion
Appendix: Timing Constraints Review
Appendix: Synchronization Circuits and the Clock Interaction Report
Appendix: Fanout and Logic Replication
Appendix: Pipelining lab
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