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       坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。
   上课时间和地点
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山学院/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）：即将开课，详情请咨询客服！
   实验设备
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   质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。
课程大纲
 
  1. 利用千兆位级串行 I/O 进行设计培训
      利用千兆位级串行 I/O 进行设计培训
    课程对象
    FPGA 设计者和逻辑设计者
  2. 课程概要
    1
    7 系列 FPGA 概述
    收发器简介
    收发器时钟控制和复位
    8B/10B 编码器和解码器
    实验1：8b/10b 运行不一致与旁路
    逗点和解串器对齐
    实验2：逗点和数据对齐
    2
    RX 弹性缓冲器和时钟校正
    实验3：时钟校正
    通道绑定
    实验4：通道绑定
    收发器向导概述
    实验 5: 收发器内核生成
    仿真和实现一个收发器设计
    实验 6: 收发器仿真和实现
    物理媒体副件（Physical Media Attachment）
    3
    64B/66B 编码和变速箱
    实验7： 64B/66B 编码
    收发器板设计的考虑事项
    收发器测试与调试
    实验 8：使用 Xilinx 开发板进行系统实验或 IBERT 实验
    收发器应用实例

  3.  
     
     
     

  4.  
     
     
     

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