 班级人数--热线:4008699035 手机:15921673576( 微信同号) |
| 增加互动环节，
保障培训效果，坚持小班授课，每个班级的人数限3到5人，超过限定人数,安排到下一期进行学习。 |
| 授课地点及时间 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山学院/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【广州分部】：广粮大厦 【西安分部】：协同大厦 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦
开班时间(连续班/晚班/周末班）：即将开课，详情请咨询客服！ |
| 课时 |
◆资深工程师授课
☆注重质量
☆边讲边练
☆若学员成绩达到合格及以上水平，将获得免费推荐工作的机会
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| 质量以及保障 |
☆
1、如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
☆ 2、在课程结束之后,授课老师会留给学员手机和E-mail,免费提供半年的课程技术支持，以便保证培训后的继续消化；
☆3、合格的学员可享受免费推荐就业机会。
☆4、合格学员免费颁发相关工程师等资格证书，提升您的职业资质。 |
☆课程大纲☆ |
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第一阶段
Verilog HDL高级编码；
Modelsim、Debussy仿真工具及Synplify pro综合工具的使用技巧；
建立HDL设计与电路实体间的对应关系；
Verilog HDL实现复杂逻辑设计及构建testbench的方法及技巧；
针对FPGA器件的代码优化方案；
第二阶段
FPGA设计原则(面积与速度平衡互换原则、硬件可实现原则、同步设计原则等；
FPGA的四种操作技巧(乒乓操作、串并转换、流水线操作及数据同步等；
第三阶段
时序理论基本模型；
时序理论基本参数；
如何解决时序中的问题：关键路径的处理；
跨时钟域的处理：异步电路同步化；
亚稳态的出现及解决方法；
利用QuarutsII提供的时序分析工具进行系统时序分析；
时序分析中不同参数设置情况下时序约束结果的异同比较；
第四阶段
单/双口RAM、DPRAM工作时序及其使用；
FIFO工作时序及其使用；
ROM工作时序及其使用；
锁相环及串行收发器工作原理及其使用；
对比手工编写代码与利用IP快速进行设计的异同；
第五阶段
常系数复杂FIR滤波器的设计;
使用基于IP核的设计方法和流程，针对速度、面积、和功耗的优化;
使用EDA工具针对各个综合阶段的设计技巧，分析和验证设计实例，综合各种设计手段、分析方法、优化和验证方法;
基本实验 I2C的设计与测试
RSIC-CPU的设计与测试
LDPC编码器设计
M序列设计
高级加密标准AES设计
PS2键鼠接口设计与实现
异步fifo的设计与实现
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